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Oscilador Controlado Numéricamente (PPT)




Enviado por Pablo Turmero



Partes: 1, 2, 3


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    (Gp:) Aplicaciones
    (Gp:) Conversores digitales up/down
    PLLs digitales
    Sistemas de radar
    Moduladores/Demoduladores
    Drivers para transmisiones ópticas o acústicas
    Software-defined radios (SDR)

    Es un sistema electrónico digital utilizado para sintetizar
    señales de frecuencias variadas, a partir de una base de
    tiempo

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    Ventajas
    Se elimina la necesidad del ajuste de los componentes
    analógicos, debido al paso del tiempo

    La interfaz digital facilita el control del sistema de manera
    remota
    Sistemas Digitales – UBA

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    Diagrama en bloques básico
    Registro de Control de Frecuencia
    Sumador (Módulo N)
    Registro de Fase
    (Gp:) Acumulador de fase

    Convertidor Fase-Amplitud
    RCF
    +
    RF
    CFA
    (Gp:) Lookup table

    Sistemas Digitales – UBA

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    Funcionamiento
    – Se comienza con el Registro de Fase inicializado en cero
    – En el Registro de Control de Frecuencia se graba un número I
    – Con el primer ciclo de reloj el Registro de Fase toma el valor I
    – Con los siguientes ciclos de reloj el RF se incrementa en I,
    tomando los valores 2I, 3I, …, y así sucesivamente, hasta
    el desborde del contador.
    RCF
    +
    RF
    CFA
    (Gp:) 001
    (Gp:) 000
    (Gp:) 001

    (Gp:) 001
    (Gp:) 001
    (Gp:) 010

    (Gp:) 001
    (Gp:) 010
    (Gp:) 011

    (Gp:) 001
    (Gp:) 011
    (Gp:) 100

    (Gp:) 001
    (Gp:) 100
    (Gp:) 101

    (Gp:) 001
    (Gp:) 101
    (Gp:) 110

    (Gp:) 001
    (Gp:) 110
    (Gp:) 111

    (Gp:) 001
    (Gp:) 111
    (Gp:) 000

    (Gp:) 001
    (Gp:) 000
    (Gp:) 001

    Sistemas Digitales – UBA

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    Funcionamiento
    La salida del registro de Fase se utiliza para acceder a la
    memoria que contiene las muestras de la señal
    El período de la señal de salida es igual al tiempo que le
    lleva al contador alcanzar su cuenta máxima. En este tiempo
    se tienen que obtener todas las muestras de la señal,
    guardadas en la memoria
    – De lo anterior se desprende que si el incremento de fase
    aumenta, el período de la señal de salida disminuye.
    Por Ej.: si el incremento es 1 se necesitan 2N ciclos de reloj
    para que el contador desborde, y si es 2 se necesitan 2N/2
    Sistemas Digitales – UBA

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    Funcionamiento
    Salida de
    la LUT
    Salida de
    la LUT
    Acumulador
    Acumulador
    I1
    I2 = 2.I1
    Sistemas Digitales – UBA

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    Funcionamiento
    De lo anterior se desprende:
    (Período de la señal de salida)
    (Frecuencia de la señal de salida)
    – A su vez, la memoria posee las muestras de un ciclo de una
    señal senoidal. El salto de fase entre cada posición es:
    (Gp:) [Hz]
    (Gp:) N
    (Gp:) 2
    (Gp:) I
    (Gp:)
    (Gp:) .
    (Gp:) Fclock
    (Gp:) Fo
    (Gp:) =

    (Gp:) [seg]
    (Gp:) I
    (Gp:) N
    (Gp:) 2
    (Gp:)
    (Gp:) .
    (Gp:) Tclock
    (Gp:) To
    (Gp:) =

    (Gp:) N
    (Gp:) 2
    (Gp:) 360
    (Gp:) °
    (Gp:) =
    (Gp:) d

    Sistemas Digitales – UBA

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    Funcionamiento
    – El Registro de Fase es de N bits, lo que le permite acceder
    a cualquier dirección de la memoria. El valor a la entrada
    del Registro de Control de Frecuencia, que se suma al valor
    del Registro de Fase en cada ciclo de reloj representa un
    incremento de fase de:
    – Finalmente la resolución en frecuencia se obtiene para I=1:
    (Gp:) N
    (Gp:) 2
    (Gp:) .I
    (Gp:) 360
    (Gp:)
    (Gp:) ?
    (Gp:) °
    (Gp:) =
    (Gp:) F

    (Gp:) [Hz]
    (Gp:) N
    (Gp:) 2
    (Gp:) Fclock
    (Gp:) N
    (Gp:) Tclock.2
    (Gp:) 1
    (Gp:) ?f
    (Gp:) =
    (Gp:) =

    Sistemas Digitales – UBA

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    Ejemplo de diseño
    1. Cálculo del número de bits necesarios del acumulador
    N debe ser un número entero, por lo tanto:
    Fo (Frecuencia de salida) = 500 Hz
    Df = Resolución en frecuencia <= 0,05 Hz
    Ts = Período de muestreo = 1/8000 seg
    N = 18
    Sistemas Digitales – UBA

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    2. Recálculo de la resolución en frecuencia
    Ejemplo de diseño
    Fo (Frecuencia de salida) = 500 Hz
    Df = Resolución en frecuencia <= 0,05 Hz
    Ts = Período de muestreo = 1/8000 seg
    Df = 0,0305 Hz
    Sistemas Digitales – UBA

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    3. Cálculo del incremento de fase
    I = 16384
    Fo (Frecuencia de salida) = 500 Hz
    Df = Resolución en frecuencia <= 0,05 Hz
    Ts = Período de muestreo = 1/8000 seg
    Ejemplo de diseño
    Sistemas Digitales – UBA

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    Arquitectura

    FFD
    +
    FFD
    clk
    Incremento de fase
    DF
    Lookup table (memoria)

    La LUT tiene 2N entradas (siendo N el número de bits de las
    direcciones generadas por el acumulador)

    La precisión de los datos de salida de la LUT es independiente de N

    N
    cos
    sen
    0
    2N-1
    LUT
    Sistemas Digitales – UBA

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    Arquitectura

    Lookup table (memoria)

    La LUT puede ser cargada con:
    – Todos los puntos de la senoide (ciclo completo)
    – La mitad de los puntos de la senoide (medio ciclo)
    – Un cuarto de los puntos de una senoide (cuarto ciclo)

    0
    2N-1
    LUT
    Sistemas Digitales – UBA

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    Arquitectura
    FFD
    +
    Q()
    FFD
    Lookup
    table
    clk
    Incremento de fase
    DF
    Trabajando con punto fijo
    Sistemas Digitales – UBA

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    Código VHDL
    acum_fase
    sin_cos
    clk
    Incremento de fase
    DF
    Estructura
    sin_o
    cos_o
    Sistemas Digitales – UBA

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    entity Acum_Fase is
    generic(
    P: natural := 3; — incremento
    Q: natural := 14; — módulo
    N: natural := 4 — cantidad de bits
    );
    port(
    clk: in std_logic;
    acum_reg: out std_logic_vector(N-1 downto 0)
    );
    end entity Acum_Fase;

    Ejemplo de implementación en VHDL y simulación
    Sistemas Digitales – UBA

    Partes: 1, 2, 3

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